Первый официальный релиз пакета упражнений и первая поправка к официальному релизу

Для семинара в Бишкеке 1-3 августа 2022 года мы использовали предварительную версию пакета упражнений с тэгом v0.9-beta или “2022-bishkek FPGA labs untested beta 0.9”. Эта версия, хоть и была сделала специально для семинара в Кыргызстане, находилась в репозитории github организации DigitalDesignSchool, в которой также находились репозитории пакетов для семинаров на выствке ChipEXPO в Москве.

После семинара была создала новая гитхаб-организация ddvca (“Digital Design & Verification in Central Asia”) и в нее была перенесена репозитория 2022-bishkek, где и планируется дальнейшее развитие этой репозитории.

Затем был создан первый официальный релиз пакета v1.0 The first official release, и вскоре после него – поправленный релиз “v1.1 is a correction of the first official release (v1.0)”.

Отличия новой версии от версии, которая использовалась на семинаре:

Два варианта zip-файла пакета, который можно скачать – облегченный и полный:
- https://github.com/ddvca/2022-bishkek/releases/download/v1.1/2022-bishkek_20220814_224745_labs_only_no_lecture.zip – облегченный вариант. Этот файл имеет размер менее 1 MB, то есть его удобно пересылать при необходимости с помощью емейла. Облегченный вариант пакета содержит:
  1. Все файлы лабораторных упражнений с FPGA платами. В частности, исходники на SystemVerilog и скрипты для синтеза и симуляции, скопированные в локальные директории из директории scripts репозитории.
  2. Файлы заданий домашней работы – тоже исходники с комментариями “TODO”, в местах, где нужно вставить решение, а также скрипты для симуляции, скопированные в локальные директории из директории scripts репозитории.
  3. README.md с информацией про проект/репозиторию/пакет и LICENSE для копирайта.
- https://github.com/ddvca/2022-bishkek/releases/download/v1.1/2022-bishkek_20220814_224745.zip – полный вариант пакета, размеров 20 MB. Содержит все, кроме скриптов для генерации пакета из файлов репозитории, в частности:
  1. Картинки для лекции и для инструктажа, как подсоединять периферийные устройства к плате.
  2. Файлы для демонстрации маршрута проектирования для ASIC, используя Open Lane и Skywater ASIC library.
Исправлены все проблемы текстовых файлов c окончаниями строк в стиле Windows (CR-LF) – см. обсуждение.
Все файлы с расширением .v (Verilog) в директориях с домашним заданием переименованы в .sv (SystemVerilog), соотвествующие скриты для симуляции отредактированы.
В файл LICENSE добавлен “Copyright (c) 2022 Digital Design & Verification in Central Asia”.
Добавлена информация в файл README.md – про статьи, слайды для лекций и сайты социальных сетей для проекта.